IBM 于 2026 年 6 月 25 日（当地时间）发布了号称全球首个“亚 1nm 世代”的半导体芯片技术。这一技术基于 0.7nm（即 7 埃，7 Å）节点的晶体管架构，能够在指甲大小的芯片上集成约 1000 亿个晶体管。

IBM 表示，相比其在 2021 年公布的 2nm 节点芯片，新技术在相同面积上实现了近 2 倍的晶体管密度，并有望在 2nm 节点芯片的基础上，带来最高约 50% 的性能提升，或最高约 70% 的能效提升。IBM 预计，这一技术将主要应用于生成式 AI、云基础设施以及其他计算需求快速增长的领域。

指甲大小芯片上集成约 1000 亿个晶体管

此次发布并非面向市场的成品芯片，而是面向下一代半导体的芯片制造技术与晶体管架构成果展示。在半导体行业中，“nm（纳米）”这一标注如今更多代表工艺世代，而非芯片内部结构的真实物理尺寸。因此，“亚 1nm 世代”并不意味着芯片中所有结构都小于 1nm，而是指其属于这一代工艺水平。

在这项新技术中，IBM 通过更先进的工艺和架构设计，将约 1000 亿个晶体管集成到指甲大小的芯片上。晶体管数量越多，在有限面积内可实现的计算能力就越强，这直接关系到智能手机、PC、服务器、通信设备以及关键基础设施的性能和能耗表现。

采用 3D「纳米堆叠」结构进行垂直集成

这项技术的核心是 IBM 自主开发的 3D 芯片架构——「纳米堆叠（NanoStack）」。与传统主要在平面方向上缩小晶体管尺寸的做法不同，纳米堆叠通过在垂直方向上将晶体管多层堆叠，并在水平方向上进行错位排布，在相同面积内容纳更多晶体管，从而显著提升集成度。

下图为 IBM 亚 1nm 世代芯片技术的截面示意图。右侧图中标示了 15 列硅原子的尺度。

IBM Research 介绍称，7 埃节点的实现依托多项关键技术进展，包括晶圆键合（wafer bonding）、SRAM 缩放技术以及沟道材料创新等。由于在垂直堆叠的不同层中可以采用不同材料，设计者能够更灵活地针对不同类型的晶体管优化性能与能效。

面向高密度 AI 计算基础设施

IBM 认为，亚 1nm 世代芯片技术将对生成式 AI、云计算基础设施以及新一代电子设备的计算平台产生重要影响。随着 AI 模型规模持续扩大，芯片不仅需要更高的算力，还必须在功耗控制和片上存储（on-chip memory）性能方面取得突破。

据 IBM Research 估算，目前主流 AI 加速芯片的算力大约在 1500 TOPS 左右（每秒万亿次运算）。如果采用 7 埃节点技术，AI 加速器的潜在算力有望达到约 9000 TOPS 量级。同时，借助纳米堆叠结构，SRAM 有望实现约 40% 的缩放。SRAM 是部署在芯片上的高速存储，用于在 AI 计算中高效地向计算单元提供数据，其容量与带宽直接影响整体推理和训练效率。

关于纳米堆叠技术的量产时间表，IBM 表示，最快有望在未来 5 年内迈入生产阶段。不过，本次发布仍属于面向亚 1nm 世代的研发成果展示，并未给出具体的商用产品形态或量产时间节点。